Samsung entwickelt 70-Nanometer DRAM Prozesstechnologie

(Auszug aus der Pressemitteilung)

Schwalbach, Deutschland, 27. Mai 2004 – Samsung Electronics gibt bekannt,

daß das Unternehmen die erste „CVD-Aluminium-Prozesstechnologie“ der Branche
entwickelt hat – die neueste Prozesstechnologie an der 70-Nanometer-Marke,
die das chemische Dampfabscheidungsverfahrens CVD (Chemical Vapor
Deposition) verwendet.

Die CVD-Aluminium-Prozesstechnologie ist eine der wegweisenden
Interconnect-Technologien im DRAM-Fertigungsprozess. Sie beinhaltet die
Erstellung leitfähiger Schichten durch Umwandlung metallorganischen
Ausgangsmaterials, einschließlich Aluminium, über chemische Reaktionen in
Partikel die auf der Waferoberfläche abgeschieden werden und dann die
Mehrlagenverdrahtung in Schaltungskreisen bilden.

Bisherige Verfahren zur Verdrahtung in DRAM-Schaltkreisen verwenden die
physikalische Dampfabscheidung PVD (Physical Vapor Deposition). Dabei werden
dünne Schichten gebildet, indem festes Material in Partikel umgewandelt
wird. Die Anwendung des PVD-Verfahrens ist jedoch in Prozessen für
90-Nanometer- oder kleineren Strukturen auf Grund des sogenannten ‚Void
’-Problems schwierig. Derartige Fehlstellen verhindern eine gleichmäßige
Ablagerung auf der Waferoberfläche, was wiederum zu Problemen bei den
Schaltungseigenschaften führt.

Beim Einsatz der CVD-Aluminium-Prozesstechnologie werden nicht nur die
Probleme der physikalischen Hohlraumbildung gelöst, sondern auch die
elektrischen Eigenschaften der Leitbahnen wesentlich verbessert, was dieses
Verfahren zu einer entscheidenden Prozesstechnologie für die Herstellung von
70-Nanometer-DRAMs macht.

Darüber hinaus zeigt die Analyse, daß durch den Einsatz dieser
CVD-Aluminium-Prozesstechnologie die Kosten in Bezug auf den
Verdrahtungsprozess um bis zu 20 Prozent gesenkt werden können, da bislang
erforderliche Verfahrensschritte wie die Planarisierung (Rückätzen) nebst
Reinigungsprozess nicht mehr benötigt werden.

Die Entwicklung von Nanoscale-DRAMs ist ein notwendiger Schritt in die
Zukunft , um dem stetig steigenden Bedarf an Hochleistungs-DRAMs nicht nur
von PC’s, sondern auch von Anwendungen mobiler und
Consumer-Elektronik-Produkten gerecht zu werden. Allerdings gab es bisher in
der Branche nur wenig Fortschritt bei der Entwicklung von Prozessen für
DRAMs der nächsten Generation.

Samsung Electronics ist seit mehr als einem Jahrzehnt Technologieführer in
der Branche, unter anderem belegt durch die Bekanntgabe fortschrittlicher
Prozesstechnologien und Designmethoden für DRAMs, so beispielsweise die
Metallkondensator-Technologie, das dreidimensionale Transistordesign und das
Inlay-Technik-Design. Damit hat das Unternehmen die Führung im Bereich der
Nanometer-Halbleitertechnologien der nächsten Generation übernommen und den
Grundstein dafür gelegt, auch in Zukunft diesen Wettbewerbsvorsprung zu
halten.

Insbesondere wurde die CVD-Aluminium-Prozesstechnologie als Beitrag zum VLSI
(Very Large Scale Integration) Technologie-Symposium und zum IEDM
(International Electron Device Meeting), den weltweit bedeutendsten Podien,
eingereicht und mit großem Beifall aufgenommen. Die Firma hat bezüglich
dieser Technologie 15 internationale Patente angemeldet.

Samsung Electronics hat bereits 90-Nanometer/512Mb-DRAM-Musterbausteine
unter Verwendung der CVD-Aluminium-Prozesstechnologie fertiggestellt und
plant bis Jahresende ein 70-Nanometer-DRAM mit dieser Prozesstechnologie
vorzustellen.

[Bezugserläuterungen]

• DRAM-Prozess
  Der DRAM-Prozess besteht im Wesentlichen aus vier Verfahrensschritten:
  Schaltungsentwurf, Waferfabrikation, Montage und Inspektion. Der
  wesentliche Kernprozess ist die Waferfabrikation, die die Verfahrensschritte
  Fotolithografie, Ätzen, Metallisierung, Diffusion, Ionen-Implantation und
  Reinigung beinhaltet. Jeder Prozessschritt wird wahlweise mehrfach
  wiederholt, abhängig von den verschiedenen Produkten.

• Planarisierungsprozess
  Planarisierung ist ein Prozess, mit dem die zur Mehrebenenverdrahtung
  erforderlichen Schichten auf dem Wafer geglättet werden, um die Verdrahtung
  dieser Ebenen untereinander zu erleichtern . Chemisch-mechanisches Polieren
  und Rückätzungsprozesse werden hauptsächlich bei Planarisierungsprozessen
  eingesetzt.
  • Chemisch-mechanisches Polieren (CMP) ist ein abrasiver Prozess, der
    klein-partikelige, chemisch aktive Schleifkörper und eine Drehbewegung
    nutzt. Dabei wird der Wafer in einer Vorrichtung fixiert, die Glättung der
    Waferoberfläche erfolgt durch das Polieren.

  • Der Rückätz-Prozess ist ein anderes Verfahren zur Glättung der
    Waferoberfläche, bei dem überflüssige Partikel selektiv in einem
    Trockenätz-Prozess von der Oberfläche entfernt werden.
• VLSI (Very Large Scale Integration) Technologie-Symposium
  Das VLSI-Symposium ist neben dem IEDM (International Electron Device
  Meeting) und der ISSCC (International Solid-State Circuits Conference) eins
  der drei international renommiertesten Halbleiter-Fachforen. Seit das
  Symposium 1981 erstmals gemeinsam von den USA und Japan veranstaltet wurde,
  findet es einmal jährlich zur Jahresmitte abwechselnd in Hawaii und Kyoto
  statt. Die weltweit führenden Halbleiterhersteller Intel, NEC, Toshiba und
  Infineon sind neben Samsung die wichtigsten Teilnehmer des Symposiums. Der
  Auswahlprozess für die Veröffentlichung von Beiträgen ist äußerst strikt.
  Nur die besten aus Hunderten eingereichter Beiträge von
  Halbleiterherstellern aus aller Welt werden zur Veröffentlichung angenommen.

• IEDM (International Electron Device Meeting)
  Das IEDM ist die weltweit renommierteste Konferenz in Sachen Mikro- und
  Nano-Elektronik. Sie wird jedes Jahr im Dezember abwechselnd in Washington
  D.C. und San Francisco abgehalten. Wesentliche Gebiete, die von der
  Veranstaltung abgedeckt werden, sind Silizium- und
  Nicht-Silizium-Komponenten-Technologien, Opto-Elektronik, MEMS und
  molekulare Elektronik.

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