AMD zeigt & erklärt „Zen 2“ CPUs

Und neue 7-nm-Technik soll doppelt soviele Transistoren ermöglichen

Im Rahmen seiner „Next Horizon“ Veranstaltung hat AMD nicht nur die neuen Radeon Instinct MI50 und MI60 Compute-Beschleuniger auf Basis von ‚Vega‘ 7-nm-GPUs vorgestellt, sondern auch seine neue EPYC ‚Rome‘ Server-CPU auf Basis von „Zen 2“ demonstriert und einige weitere Details zur Architektur verraten.

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Zen 2 wird eingeführt eben mit dem neuen EPYC Server-Prozessor aus der 7-Nanometer-Fertigung (Codename ‚Rome‘) und nach Angaben von AMDs „Chief Technology Officer“ (CTO) Mark Papermaster ermöglicht der neue 7-nm-Prozess von TSMC eine doppelt so hohe Transistordichte auf gleichem Raum wie die 14-nm-FinFET-Technik von GlobalFoundries, die AMD bislang genutzt hatte. Die neue 7-nm-Produktion erlaube die gleiche CPU-Performance wie bisher bei halbem Strombedarf oder 25 Prozent mehr Leistung bei gleicher Stromaufnahme.

Die durch die neue Fertigung ermöglichten Transistoren erlauben Verbesserungen zur bisherigen ‚Zen‘ Architektur in einigeen wichtigen Punkten. Zen 2 habe im Vergleich zum Vorgänger eine deutlich verbesserte Sprungvorhersage bekommen, einen intelligenteren Befehls-Prefetch, einen optimierten Befehls-Cache und einen größeren Cache für die sogenannten Micro-Operationen von bereits decodierten Befehlen. Außedem wurden die SIMD-Befehlsregister von 128 auf 256 bit vergrößert, was die Architektur damit auf das gleiche Niveu hievt wie die Intel ‚Skylake‘ Mikroarchitektur, die bei der Einzelkern-Leistung immer noch deutlich vor den bisherigen AMD Ryzen liegt.

Die neue AMD EPYC Server-CPU ist also der Vorreiter der neuen Architektur und kommt im Laufe des nächsten Jahres mit 64 „Zen 2“ Kernen plus SMT, kann also 128 Threads gleichzeitig bearbeiten. Angaben zu den Taktraten von EPYC machte AMD noch keine, aber bislang gibt es auch nur Prototypen dieser CPU, also ist dies wenig überraschend. AMD erklärte aber auch, dass EPYC die erste x86-Server-CPU sei, die PCI Express 4.0 unterstützt – quasi eine Verdopplung der Bandbreite gegenüber PCIe 3.0 – und das gleich auf 128 Lanes. EPYC kann außerdem mit bis zu 4 TByte Hauptspeicher kombiniert werden und soll im Vergleich zum Vorgänger ‚Naples‘ die doppelte Leistung und sogar die vierfache Gleitkomma-Performance pro CPU-Sockel abliefern. Weiterhin sei die neue EPYC CPU ‚Rome‘ kompatibel zu den bisherigen Plattformen, passt also in aktuelle Server-Mainboards bzw. CPU-Sockel für ‚Naples‘. Das Gleiche gilt auch für nächsten Generation ‚Milan‘ mit „Zen 3“ Mikroarchitektur, die für das Jahr 2020 geplant ist.

Quelle: Pressemitteilung

Frank Schräer

Herausgeber, Chefredakteur und Webmaster

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