„Tau Scaling Law“: Huawei neuer Ansatz für Chipentwicklung bis 2031

Der chinesische Technologiekonzern Huawei hat eine neue Methodik für das Halbleiterdesign vorgestellt. Unter dem Namen „Tau Scaling Law“ verfolgt das Unternehmen einen alternativen Ansatz zur klassischen Miniaturisierung von Transistoren, auch bekannt als „Moore’s Law“. Ziel ist es, bis 2031 eine Leistung und Transistordichte zu erreichen, die mit einem 1,4-nm-Prozess vergleichbar sein soll – allerdings ohne vollständig auf traditionelle Strukturverkleinerung angewiesen zu sein.

Im Mittelpunkt steht dabei nicht die weitere Reduktion physischer Transistorgrößen, sondern die Verringerung der Signalverzögerung innerhalb komplexer Chipsysteme. Huawei bezeichnet diesen Ansatz als „Time Miniaturization“. Hintergrund ist, dass die klassische geometrische Skalierung zunehmend an physikalische und wirtschaftliche Grenzen stößt. Besonders Fertigungskosten, steigende Leckströme sowie die enorme Komplexität moderner High-NA-EUV-Lithografie gelten inzwischen als zentrale Herausforderungen der Branche.

He Tingbo, bei Huawei verantwortlich für das Halbleitergeschäft, erklärte auf der IEEE-ISCAS-Konferenz 2026, dass das Unternehmen verstärkt auf Architektur- und Schaltungsinnovationen setzt, um Einschränkungen durch US-Exportkontrollen bei modernen Fertigungstechnologien zu kompensieren. Das Tau-Scaling-Konzept basiert auf der Formel: t = R x C. Dabei steht „t“ für die Signallaufzeit, „R“ für den Widerstand der Verbindungen und „C“ für parasitäre Kapazitäten. Durch die Reduzierung dieser Faktoren soll die effektive Leistungsfähigkeit moderner Chips gesteigert werden.

Huaweis He Tingbo auf der ISCAS 2026

Huawei unterteilt die Strategie in vier Ebenen. Auf Komponentenebene sollen Widerstände und Kapazitäten in Transistoren und Interconnects reduziert werden. Auf Schaltungsebene kommt ein neues Layout-Verfahren namens „Logic Folding“ zum Einsatz. Dabei werden Signalwege verkürzt, um Latenzen zu minimieren. Solche gestapelten Logikchips sind allerdings nicht neu. Auch TSMC fertigt solche Chips etwa für AMDs X3D-Prozessoren, bei denen der integrierte Speicher gestapelt ist, um den Cache auf kompaktem Raum deutlich zu vergrößern.

Darüber hinaus setzt Huawei auf eine enge Hardware-Software-Kopplung. Prozesse wie Instruction Scheduling, Datenbewegung und Workload-Verteilung werden gemeinsam optimiert, um die Parallelisierung und Effizienz zu verbessern. Ergänzend dazu plant das Unternehmen eine „Unified Bus“-Architektur, die Kommunikations- und Speicherlatenzen zwischen Recheneinheiten reduzieren soll.

Nach Angaben von Huawei wurden bereits 381 Chips mit Elementen des Tau-Scaling-Ansatzes produziert und in Smartphones sowie KI-Systemen eingesetzt. Der kommende Kirin-Prozessor, der noch 2026 erscheinen soll, werde erstmals vollständig auf „Logic Folding“ basieren. Huawei prognostiziert dabei eine um rund 53,5 Prozent höhere Transistordichte sowie Energieeinsparungen von etwa 40 Prozent.

Ob die „1,4-nm-Äquivalenz“ tatsächlich mit künftigen Fertigungsprozessen konkurrieren kann, bleibt allerdings offen. Aktuell scheint der Begriff vor allem auf effektive Leistungs- und Dichtewerte abzuzielen – weniger auf reale lithografische Strukturgrößen.

Quelle: Huawei